Counter (1) 썸네일형 리스트형 논리회로 3 Latch F/F Register Counter D Latches SR Latches의 단점으로는 undefined 위험이 있다. 이 점을 보완한 것이 D Latches. 두 input이 동시에 같은 값이 안들어가도록 NAND와 inverter를 추가하여 설계. D input이 Q에 전달됨 C가 1일 때만 D가 전달이 된다. C가 0일 때 keep Flip-flops clk이 길 때, latch limitation latch는 input level에 따라 output이 나옴. clock width가 길어져서(duty cycle이 커져서) latch의 output이 loop 되어 한번 동작해야하는 것이 두번 동작하게 되는 문제가 있는데 이를 clock edge에만 동작하도록 개선한 것이 f/f. clock.. 이전 1 다음
